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nand特性分析工程师从Nand特性谈其烧录关键点

发布时间 : 2025-06-04

作者 : 小编

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从Nand特性谈其烧录关键点

为什么烧录Nand Flash经常失败?为什么烧录成功了，一部分Nand芯片贴板之后系统却运行不起来?…，等等，问了那么多为什么，那我反问一个问题：你了解Nand Flash的特性及其烧录关键点吗?

一、Nand flash的特性

1、位翻转

在 NAND 闪存是通过对存储单元(Cell)进行充电来完成数据存储的，存储单元的阈值电压就对应着数据值。当读取的时候，通过将它的阈值电压与参考点对比来获得其数据值。对SLC 而言，就只有两种状态和一个参考点。而对于2-Bits 的MLC 而言，它有4 种状态和三个参考点。TLC就更多状态和参考点。当读出的数据值与编程时数据值对应的阈值电压不相匹配时，表明数据发生了位翻转，就带来了可靠性问题。导致位翻转的最常见原因是“编程干扰”导致的阈值电压漂移。

2、存储结构

Nand 闪存由多个Block组成，每一个Block又由多个Page组成，Page的大小一般为512+16Bytes 、2K+64Bytes以及4096+128Bytes，Page是读取和编程的基本单位，而擦除的基本单位是Block。

NAND Flash的页，包含主区(Main Area)和备用区(Spare Area)两个域，“主区”也常称作数据区，备用区是保留区域，一般用来标记坏块(bad block)和存放ECC的值，当然有些文件系统使用备用区记录擦除次数、文件组织数据等。

图1.1 为页大小为2048+64的闪存存储结构

3、坏块及ECC

位翻转的发生是随机的，且比特误码的数量会随着擦写次数的增加而增加。但是只要比特误码的数量在ECC 能够纠正的范围内，数据的完整性就始终有保障。在有些点，每页的比特误码有可能很接近ECC 所能纠正的极限，NAND 的控制系统必须严防比特误码超过可纠错的范围，否则，就可能造成数据丢失或者系统无法正常工作。因此，这些块必须要标记为坏块。坏块永远不应该再用来存储数据。由于坏块的产生是不可避免的，NAND 制造商在对裸片测试时会选择对某些块进行坏块标记，而不是放弃整个裸片，所以大多数NAND 在出厂时就已经存在标记为坏块的块。如果一个NAND 的块被标记为坏块，那么NAND 的容量就永久性的减小了。

二、Nand系统裸片量产烧录的关键点

由于Nand flash芯片的特性，以其作为存储介质时必须对这些特性进行恰当处理，这样系统才能正常运行。系统设定各分区数据在Nand芯片的存储布局，并且在存储驱动层对Nand进行位纠错、坏块管理等处理，这些信息需要系统/驱动工程师明确。

研发阶段或小批量生产阶段，常采用在板烧录的方式，原理是将boot通过串口下载到内存跑起来，由boot从SD卡或网络将内核镜像、文件系统镜像等数据烧录到Nand flash芯片。

为了提高生产效率或别的方面考虑，会使用烧录器对Nand flash裸片进行量产烧录，由于烧录器厂家并不知道存储驱动层对Nand各种特性的处理方式，所以不加正确配置就进行烧录的话，往往出现以下情况：1. 烧录失败，经常是校验通不过;2. 烧录通过，但是部分芯片贴板之后系统运行不起来，或者运行起来某些模块出现一些错误与异常。这些大多不是烧录器本身的问题，而是裸片烧录Nand系统时几个重要的关键点没有处理好，或者说没有和目标系统相关处理一致。这些关键点包括：

1) 坏块处理策略

2) 分区(Partition)

3) 纠错码(Error Correction Codes，ECC)

当然，影响烧录的还有其他因素，比如备用区的使用情况、未用好快的格式化以及动态元数据等，但我们这里只讨论上面几个比较普遍的因素。

1、坏块处理策略

坏块一般是根据芯片的坏块标记位置进行识别的，而坏块处理策略定义了在遇到坏块时算法应该如何处理。策略算法负责将本来应该写到坏块的内容写到其它可选的好块中。最常用的坏块处理策略是跳过坏块，其他典型的还有带BBT的跳过坏块及预留块区等。

跳过坏块的处理策略是最基本最常用的坏块替换策略。当烧录中遇到坏块时，算法简单地跳过坏块，而将数据写入下一个好块。它会造成物理数据和逻辑数据的位置偏移，这通常需要分区来解决这个问题。

2、分区(Partition)

采用类跳过坏块的处理策略的Nand系统，常常会把存储区分成若干个不同的物理区域，这就是我们说的分区，概念上很像电脑硬盘的分区。使用分区使得你有能力确保你的数据可以存到预先指定的物理块区内，即便在这之前发现了一些坏块。这对一些底层软件组件比如启动引导程序和某些必须很容易定位的文件系统驱动程序来说，是非常有帮助的。

当使用跳过坏块的替换策略时，坏块会导致数据顺移到下一个好块。如果设置了分区，就可以指导烧录器确定数据的边界，确保数据文件不会侵占邻近的分区。

图2.2.1就是典型的嵌入式Linux系统的分区情况。

图2.2.1 典型的嵌入式Linux系统分区情况

3、纠错码(Error Correction Codes，ECC)

针对不同工艺、容量的NAND存储系统采用适当的ECC算法是应该的，要保证系统的可靠性，甚至是必须的。ECC纠错码一般存放在备用区中，对一整页或将页分成若干节的数据进行计算而得。数据烧录之前需要准备好ECC(硬件ECC除外)，如果是纯数据则需要使用ECC算法来生成。Nand裸片量产中，知道ECC算法的纠错能力(纠错位数)是很重要的，因为要保证生产效率，烧录器如果采用ECC来进行校验数据是不实际的，而通过简单数据比对就可以知道数据的位翻转个数，如果翻转个数范围在ECC算法的纠错范围之内，则认为校验应该是通过的。

三、烧录定制

对于以上关键点或其它特殊部分，如果烧录器软件没有支持的相应的方案，需要联系原厂进行相关算法的定制，比如坏块处理方案、ECC方案等。

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NAND闪存芯片封装技术综述

曹持论

（安靠封装测试（上海）有限公司，上海 200131）

摘要：

阐述存储器的发展与分类，NAND闪存芯片封装技术和封装的技术发展趋势，叠层芯片封装工艺包括先切后磨（DBG）工艺、芯片粘接技术、金线键合工艺。

0 引言

NAND闪存芯片封装是非常重要的一环，它直接影响着器件和集成电路的电、热和机械等性能，影响着最终电子产品的大小、重量、应用方便性、寿命、性能和成本。

1 NAND闪存芯片封装技术

多种多样的封装形式为满足电子元器件的功能，芯片保护，尺寸，性能及成本等要求。如果以载板种类来区分，可以分为引线框架类封装，层压板类封装以及晶圆级封装。NAND芯片的应用主要为存储，可以是用于计算机和服务器的固态硬盘，也可以是手机上的嵌入式多媒体卡（eMMC）和通用闪存（UFS），也可能是快闪存储卡（Micro SD）和优盘（USB卡）等。首先存储器最重要的性能就是存储密度，人们希望在有限的晶圆面积上有更大的存储容量，在封装上的就是采用芯片堆叠的方法来提升元器件的存储容量。叠层芯片封装虽然也有多种封装形式，但本质上是垂直多芯片封装。叠层芯片封装的一个好处是它可以在有限的封装体空间里增加系统的容量。NAND芯片的输入输出口的数量并不多，采用金线键合的方式有较强的经济性。

2 叠层芯片封装工艺

2.1 工艺流程

图1是典型的半导体封装的工艺流程，包括球阵列类产品和引线框架类产品。在塑封之前的工序在万级净化间作业，可以称为前道工序。在塑封之后的工序在十万级净化间作业，可以称为后道工序。不同的元器件，根据尺寸，性能，散热以及可靠性的要求，可能采用不同的封装形式，具体的工艺以及材料也会有不同的选择。拿NAND闪存封装来说，往往有多芯片堆叠的要求，可能会有如下一些工艺特点。

2.2 先切后磨（DBG）工艺

NAND闪存封装的特点就是多层芯片的叠层，为了能够放更多层的芯片，芯片的厚度就要足够的薄，传统的先磨后切的工艺在搬运过程中发生的晶片破损及切割加工时产生的背面崩裂现象，日本迪斯科（DISCO）公司开发了DBG工艺。

采用半切割用切割机对晶片表面的切割道实施开槽加工。在通常的切割加工中，会切割到晶片背面，直至完全切断。但是，在实施DBG工艺时，只切割到所要求的芯片厚度尺寸为止。完成半切割加工作业之后，先在晶片表面粘贴保护胶膜，再使用研削机进行背面研削加工。当研削到事先切入的切割槽时，晶片会被分割成一个个芯片，然后将完成分割作业的晶片通过联机系统搬运到框架粘贴机上，先实施位置校准作业，再粘贴到框架上的二合一胶膜上，然后剥离晶片的表面保护胶膜。最后，用激光或崩裂的办法把芯片粘接膜分开。

通过运用DBG工艺，可最大限度地抑制分割芯片时产生的背面崩裂及晶片破损，从而能够顺利地从大尺寸的晶片上切割出芯片。由于大幅度地减少了晶片的背面崩裂现象，所以能够在维持高抗折强度的同时，对晶片实施超薄加工，从而能够生产出高强度的芯片。另外，由于通过研削机的研削加工对芯片实施分离作业，所以可有效地避免薄型晶片在搬运过程中的破损风险。

2.3 芯片粘接技术

传统打线产品封装使用粘接胶实现芯片和芯片或者芯片和基板之间的粘接，对于NAND叠层芯片封装，芯片的厚度很薄，粘接胶很容易有爬胶的问题，焊接垫如被粘接胶污染，就会影响打线的良率。材料供应商开发了芯片黏接膜从而取代粘接胶，粘接膜有厚度一致性高，无爬胶，工艺稳定高等特点。值得一提的是，有些粘接膜可以让金线直接穿过，还有些粘接膜可以把整个芯片和金线完全覆盖住，从而在上面叠加芯片，以实现高度和设计灵活性的优化。

2.4 金线键合工艺

（1）单芯片打线是由芯片连接到引脚、线弧的最高点靠近芯片，较多采用正打键合，工艺相对简单，效率更高。对于叠层芯片来说，往往有悬垂臂的情况，即金线的上方有芯片的设计时，显然芯片与芯片之间的间隙很小，对线弧的高度就不能太高，弧高的控制就是叠层芯片打线工艺需要注意的地方。普通正打工艺金线焊线工艺的热影响区域位于球形焊点之上, 如果弧高过低, 线弧容易在球形键合的颈部断裂, 造成金线拉脱强度过低, 甚至导致封装可靠性大大降低。所以叠层封装可以采用反打工艺，引线需要改成从引脚引出连接到芯片、引弧最高点靠近引脚，或采用折叠正打工艺（Folded Forward Bond，FFL），加强颈部的强度。

（2）多芯片堆叠的设计，常规的打线方法需要从每一层的芯片焊盘引到基板的引脚上，但是其缺点也是很明显的，一是金线的用量比较大，二是由于引脚的强度及引脚长度有限，可能导致打线工艺性能降低或者没有足够空间打线的问题。一般采用瀑布式金线键合设计，如图2所示，以减少金线用量。通常采用投射针脚焊（Stand-off Stitch Bond，SSB）的方式，先在第一个芯片处焊点的焊球上再做个焊球，然后在第二个芯片的焊点进行球焊然后拉线至第一芯片的焊球上进行针脚焊，这样依次完成所有层的焊接，如图3所示。

3 NAND芯片封装的技术发展趋势

自二维（2D）NAND 晶圆制造工艺步入瓶颈之后，三维（3D）NAND的出现极大地推动闪存的发展。尽管每家的技术发展路线图各有不同，为提升存储密度，趋势是相同的，就是存储单元堆叠层数不断提升。主流量产的NAND芯片已经是64层，96层，144层等，未来可能出现超过200层的NAND芯片。随着3D NAND芯片技术的发展以及系统功能的增加，封装结构设计越来越复杂，带来了一些封装的技术挑战。移动设备的轻薄，推动封装形式的轻薄化。未来会采用更薄的基板和更小的锡球，成本的压力会追求更简化的生产工艺和低成本的材料。汽车行业的应用要求有高可靠性的封装形式。

存储的要求是更大的存储容量。封装设计可能变得复杂，为了在指定的封装尺寸下增加存

储的容量，设计上有了更多的芯片上下堆叠或更多的并排放置的芯片堆。我们需要把芯片的厚度减薄到足够的薄，对于封装良率的管控带来了很大的挑战。存储器功能和性能的要求，需要把倒装芯片，打线芯片，预封装芯片和被动元器件等放在一个封装体内，实现存储器的系统级封装。封装设计变得更加复杂，封装设计偏向定制化而非通用化，产品开发周期可能会增加，产品可靠性性能可能会降低。器件之间的电磁干扰驱使越来越多的元器件有屏蔽的要求，需要封装提供解决方案以带来更好的性能。（1）芯片的厚度是否会继续减薄，叠层的层数是否会继续增加，在3D NAND的结构中，存储容量会随着三维叠层中堆叠层数的增加而变大，芯片电路层的厚度不断增加，足够厚的硅衬底可以阻挡外界的离子通过衬底进入芯片电路层，从而易导致功能失效及可靠性问题。（2）硅通孔（TSV）目前主要用于摄像图片传感器（CIS），微机电系统（MEMS），2.5维封装（2.5D）和高带宽内存（HBM）上，NAND是否会从金线键合方式转向TSV方式，NAND的应用就是数据的存储，对数据传输速度的要求并没有动态随机存储器（DRAM）那么高。

4 结语

安靠中国是能够提供半导体后道完整交钥匙方案的供应商，包括晶圆凸块（Wafer bumping）, 封装，测试和可靠性测试。

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