基于异质结晶体管的四元NAND逻辑和互补三元反相器
研究背景
最近几年，基于过渡金属硫族化合物(TMDs)或其他单元素2D半导体的2D异质结已被广泛研究，在范德华(vdW)2D结界面方面显示出新的性质。除了PN结二极管之外，还尝试使用通用的vdW异质结实现其他高级器件应用，例如多值逻辑和陷阱感应存储器。在这些应用中，使用2D场效应晶体管(FET)的多值逻辑器件特别有吸引力，因为传统的二值Si基3D晶体管如今在超大规模集成电路中面临功率密度限制，因此存在功率降低的可能性。因此，已多次报道使用2D FET的多值器件展示出它们的静电和动态行为。2D异质结FET中的多值机制通常源于反双极性、负微分电阻(NDR)和共振隧穿行为。已报道的2D基多值方法与连接到NDR二极管的多值沟道FET或二值FET相关。但同时实现n和p沟道多值FET的研究都很少见。同时，2D基多值CMOS反相器可能实现具有最低功耗的多值逻辑，但也只是少数。同样，考虑到多值晶体管应该表现出独特的逻辑行为，不同于用于二进制数字逻辑的传统硅晶体管，需要更先进和前沿的应用来推动2D器件领域的研究。
成果介绍
有鉴于此，近日，韩国延世大学Seongil Im教授团队报道了使用p-MoTe2/n-MoS2异质堆叠沟道架构制造n沟道和p沟道多值FET，其中p或n沟道三值FET可通过切换p和n沟道层的堆叠顺序来重现 。主要的三值机制源自共振隧穿型注入和沟道反转，它们发生在器件工作期间。对于最先进的2D电子器件应用，首次通过集成两个三元n沟道FET展示了四元NAND逻辑电路，并且还通过集成多值p沟道和普通n沟道FET制造了互补三元反相器。文章以“Quaternary NAND Logic and Complementary Ternary Inverter with p-MoTe2/n-MoS2 Heterostack Channel Transistors ”为题发表在著名期刊Advanced Functional Materials 上。
图文导读
图1. HS n沟道FET的示意图和MoS2/MoTe2异质结的表征。（a&b）HS n沟道FET的3D横截面示意图和俯视图。（c）MoTe2、MoS2和MoS2/MoTe2的SKPM图像。（d）n-MoS2/p-MoTe2结的预期能带图。（e）MoTe2、MoS2和MoS2/MoTe2的拉曼光谱。（f）h-BN/MoS2/MoTe2/电介质横截面的HRTEM图像。（g）EDS结果。
图1a和b分别显示了HS n沟道底栅FET的3D横截面示意图和俯视图，其中n-MoS2堆叠在p-MoTe2上，而S-D电极仅接触n-MoS2。Au/Ti栅极/玻璃衬底上的电介质由在50 nm厚ALD Al2O3上处理的超薄聚苯乙烯(PS)刷组成。疏水性PS刷施加到亲水性Al2O3上，在TMDs沟道/电介质界面处实现最小陷阱密度。根据图1c的SKPM图像，MoTe2和MoS2的功函数彼此非常相似，分别为4.88和4.87 eV，而MoTe2上的MoS2（堆叠区域）显示稍高值为4.91 eV。因此可以描述PN结的能带图，如图1d所示。图1e显示了MoTe2和MoS2的拉曼光谱，证明了材料的高晶体质量。h-BN/MoS2/MoTe2/电介质横截面样品的HR-STEM图像显示出≈5 nm薄(7L)的MoS2和MoTe2层堆叠在一起，界面干净，如图所示1f和g。EDS元素成像也证实了垂直堆叠的MoS2/MoTe2样品中的组成及其界面质量（图1g）。
图2. HS n沟道三元FET和电阻负载型反相器的性质。（a）异质堆叠n沟道FET的OM图像以及器件横截面的示意图。（b）MoS2和MoTe2每个厚度的AFM扫描结果。（c）转移特性中的三值ID行为。（d）器件的输出特性。（e）使用500 MΩ外部电阻的三值反相器获得的VTC反相器曲线显示1、1/2和0状态。（f）三元反相器电路的动态行为。
HS n沟道FET的OM图像与器件横截面的示意图如图2a所示。图2b给出了MoS2和MoTe2厚度分布的AFM扫描结果，二者厚度几乎一样，~3.7 nm。图2c中HS n沟道FET的转移特性显示出三值ID行为：随着ID下倾有两个ON状态和一个OFF状态（高ON、中间ON和OFF）。栅极漏电流(IG)低至≈10 fA。ID的下倾再次由图2d中的输出特性(ID-VDS)确认，其中左侧输出曲线显示正常，但其放大细节包括下倾的ID行为，如右侧曲线所示。ID在较小负VGS(=-0.8,-1.5 V)时比在更负的-2.2 V时更小。基于三值ID状态，电压传输特性(VTC)是从带有500 MΩ外部电阻的三值反相器实现的，如图2e所示。0和1/2状态之间的电压增益高达≈10，但1/2和1状态之间的第二个增益很低，只有几。图2f显示了三元反相器电路的动态行为，在时域中显示了1、1/2和0状态的不同输出电压(VOUT)。
图3. HS n沟道三元FET的工作机制。（a）在p-MoTe2顶部具有两个不相连n-MoS2薄片的HS n沟道FET的OM图像和横截面示意图。（b&c）转移和输出特性。（d）n-MoS2/p-MoTe2结的能带图。（e）p-MoTe2上连续n-MoS2沟道的转移曲线。
为了深入了解三值的机制，设计并制造了另一个HS n沟道FET，在p-MoTe2顶部具有不相连的n-MoS2（分离成两个薄片），如图3a的OM图像和横截面所示。器件的转移和输出特性分别如图3b和c所示，除了ID小一个数量级之外，I-V特性与图2c和d非常相似。在转移曲线中，ID区域根据栅极电压分为(i)-(iv)。图3d中n-MoS2/p-MoTe2结的能带图清楚地描述了VGS相关的三元ID机制以及每个区域的器件横截面示意图。第一个区域(i)表示关闭状态，而在区域(ii)中，从n-MoS2到p-MoTe2发生共振隧穿型注入。这种隧穿注入在vdW PN结中很有可能，因为费米能级(EF)随VGS增加。对于电子电荷的源极-沟道注入，电子通过vdW间隙传输，vdW间隙可以作为两个不同TMDs之间异质结处的隧穿势垒。当然，这与共振隧穿二极管机制略有不同，在共振隧穿二极管机制中，施加的二极管偏置调制一个半导体的EF，以满足隧穿势垒上另一侧的能级。然而，在使用vdW隧穿势垒并使用能级匹配进行电子-空穴相遇/或复合的方面，将导致NDT的现象命名为“共振隧穿型注入”。由于EF的进一步增加，当电子遇到MoTe2能带中的禁带时，这种注入暂时停止或可以在区域(iii)中最小化。随着VGS进一步增加，ID再次增加，克服了热离子势垒，这是因为p-MoTe2最终反转为n型，如区域(iv)所示。现在MoTe2变成了n沟道。因此，三值机制为共振隧穿型注入和沟道反转。 图3e显示了区域(v)，它仅适用于n-MoTe2上的连续n-MoS2沟道。如横截面示意图所示，这种正常三值FET应该具有更高的ID水平，因为它有另一个通过顶部n-MoS2的电子传输路径。也就是说，在高VGS下，HS n沟道FET具有两个沟道，包括顶部n-MoS2和反转的底部n-MoTe2。
图4. 四值NAND逻辑电路及其性质。（a）具有两个三值n沟道FET（器件A和B）和一个外部负载的多值NAND逻辑电路的OM图像。（b）器件A和B的三值转移特性。（c）在器件B的输入电压条件下实现了三种不同的VTC反相器行为（VA，IN-VOUT）。（d）真值表显示NAND逻辑中的四种状态。（e）时域动力学演示了各种输入（VA、VB）条件下的四种状态。
三值n沟道FET的工艺高度可重复，因此制造了两个多值FET-一个负载（外部电阻，10 GΩ）电路（TTL），如图4a所示。结果，获得了具有四种不同状态的多级NAND逻辑。图4b显示了器件A和B的三值转移特性，由于器件尺寸和HS重叠结面积可能存在差异，因此这两条转移曲线彼此略有不同。当另一个器件B上的输入电压(VB)固定为三个不同的值：VB=-3、-1和3 V时，可以获得三种不同的VTC反相器行为（输入电压VA-VOUT）和四种不同的状态（VOUT=1、0.6、0.4和0 V，VDD为1 V），如图4c所示。图4d给出了一个真值表来显示NAND逻辑中的四种状态，并在时域中动态展示，如图4e所示。根据动态VOUT行为，在给定(VA,VB)条件下，遵循真值表，四种状态不同。事实上，普通FET在逻辑（ON和OFF）中具有二值或ID状态，它们用于NAND逻辑的TTL电路时只显示两种不同的状态（即VOUT=1和0 V）。因此，2D基三值TTL导致四元状态相当惊人和新颖。到目前为止，使用2D半导体的多值NAND逻辑从未被报道过。
图5. HS p沟道三元FET和CMOS反相器操作。（a）p沟道多值FET的3D示意图，通过简单地切换p-MoTe2和n-MoS2的堆叠顺序获得。（b&c）p沟道多值FET的转移和输出特性。（d）集成的CMOS反相器的OM图像。（e）三值p沟道和二元n沟道FET的两条转移曲线。（f）三值CMOS反相器的VTC曲线。
最后，将p型和n型TMDs的堆叠顺序反转，制造了p沟道多值FET。因此，p-MoTe2堆叠在n-MoS2上，Pt S-D接触p-MoTe2，而n-MoS2与电介质表面接触。图5a显示了p沟道多值FET的3D示意图，其转移和输出特性分别如图5b和c所示。在转移特性中，中间ON状态很明显。根据输出曲线，还观察到VGS相关的ID减少或饱和，反映了中间ON状态，类似于n沟道多值FET的行为。再次将这些现象归因于共振隧穿型注入。扩展到进一步的应用，将p沟道三值FET集成到CMOS反相器电路中，如图5d所示，其中HS p沟道FET连接到一个普通的n沟道MoS2 FET（Au接触用于p-和n-FET）。三元CMOS器件的最初目的是CMOS在一般逻辑开关中提供的低功耗。图5e显示了三值p沟道和二元n沟道FET的两条转移曲线。三值CMOS反相器的VTC曲线如图5f所示，显示出三元VOUT行为，并且可以清楚地观察到1、1/2和0状态。
总结与展望
本文研究了基于p-MoTe2/n-MoS2 HS沟道器件架构的n和p沟道多值FET。通过切换TMDs的堆叠顺序，可以重现p或n沟道多值FET。主要的三值机制源自FET工作期间的共振隧穿型注入（从n-MoS2到p-MoTe2沟道，反之亦然）和沟道反转。对于n沟道多值FET中的沟道反转，p-MoTe2在高正VGS下变为n型，因此它可以作为顶部MoS2沟道之外的第二个n沟道。对于n沟道多值器件应用，通过将两个三元n沟道FET集成首次演示了四态多值NAND逻辑电路。而对于p沟道多值器件应用，三元CMOS反相器是通过集成多值p沟道FET和普通n-MoS2 FET制成的。四元NAND逻辑门是最先进的应用之一，而CMOS反相器也被认为是新颖的。因此，HS PN沟道方法独特且实用，有望为2D半导体多值逻辑领域开辟一条新途径。
文献信息
Quaternary NAND Logic and Complementary Ternary Inverter with p-MoTe2/n-MoS2 Heterostack Channel Transistors
(Adv. Funct. Mater. , 2021, DOI:10.1002/adfm.202108737)
文献链接：https://onlinelibrary.wiley.com/doi/10.1002/adfm.202108737
4D闪存+176层，SK Hynix做到了
继美光之后，SK海力士宣布完成了业内首款多堆栈176层4D闪存的研发，容量512GB/64GB，TLC。SK海力士透露，闪存单元架构为CTF（电荷捕获），同时集成了PUC技术。公司将样品提供给controller公司去制作解决方案产品
海力士一直在推广96层NAND Flash产品中的4D技术，该产品将电荷阱闪存(CTF)与高集成度Peri相结合，并采用单元(PUC)技术。新的176层NAND闪存是第三代4D产品，从制造上来说，其能够确保业内最佳的每片晶圆产出。与上一代相比，除了容量增加35%，它采用2分裂单元阵列选择技术后，单元的读取速度比上一代提高了20%，在不增加进程数量的情况下，采用加速技术的数据传输速度也提高了33%，达到1.6Gbps。
对于移动解决方案产品，最大读取速提高了70%，最大写入速提高了35%，SK海力士计划在明年年中发布消费者和企业SSD，从而扩大产品的应用市场。
从技术层面来讲，NAND闪存层数的增加，会导致电池电流减少，沟道孔扭曲，以及由于双叠层未对准而引起的单元分布恶化。SK海力士通过采用创新技术，如单元层间高度降低、层变量定时控制和超精密对准，克服了这些挑战，并开发了行业顶级176层NAND闪存。
SK海力士还计划通过在176层4D NAND的基础上开发双倍密度的1Tb产品，以不断增强其在NAND闪存业务上的竞争力。
根据市场情报提供商Omdia的数据，NAND闪存市场预计将从2020年的4318亿GB扩大到2024年的1.366万亿GB，复合年增长率为33.4%。
4D NAND
2018年SK海力士推出96层512Gb的基于CTF(Charge Trap Flash, 电荷捕获型闪存)的4D NAND闪存。这款产品基于TLC（Triple-Level Cell，三层单元）阵列，采用3D CTF设计和PUC（Peri. Under Cell）技术。这是SK海力士在业内首次将3D CTF与PUC相结合，这与结合3D浮栅与PUC的方式不同。其结果，前者获得了业界最好的性能和生产效率。公司将该产品命名为“基于CTF的4D NAND闪存”，以区别于当前的3D NAND闪存技术。
电荷阱闪光灯(CTF)
与浮栅将电荷存储在导体中不同，CTF将电荷存储在绝缘体中，消除了电池之间的干扰，提高了读写性能，同时与浮栅技术相比，减少了单位电池面积。在CTF架构中，没有浮栅，数据被临时存放在闪存内由氮化硅成的非传导层，也就是所谓的保持室（Holding Chamber）中，从而可以获得更高等级的可靠性与更好的存储电路的控性。大多数3D NAND公司正在采用CTF。
PUC技术
这是一种通过在电池阵列下放置外围电路而使生产效率最大化的技术。那SK海力士的4D NAND与竞争“对手”3D NAND的区别是什么呢？SK海力士称其结合了自身CTF设计与Periphery Under Cell（PUC）技术。简单来说，3D闪存由阵列和外围电路两个主要组件组成。与传统3D NAND相同，SK海力士的阵列是垂直堆叠的层用于存储数据，而外围电路排列在单元边缘。由电路控制阵列，但随着NAND层的增加，它就会消耗芯片空间，增加复杂性与尺寸大小，由此增加产品的最终成本。
为了解决这一问题，SK海力士的4D NAND采用了PUC设计，将外围电路放置在阵列之下而不是围绕，来提高存储密度，同时降低成本。然而，这与英特尔和美光首次推出第一代3D闪存设计相同，那边称之为“CMOS under Array”（CuA）。并且，三星也已经宣布其将来会转向CuA型设计，因此这绝不能算是新技术了。
2分单元阵列选择技术（2-division cell array selection technology）
字线在NAND闪存电路中向电池施加电压。层数越多，字线越薄，就会降低细胞的高度，对字线的电阻越大，就会影响速度。通过将连接字线的电池与现有的电池相比分成两部分，可以降低电阻，从而缩短施加电压的时间，提高读取速度。
电池层间高度降低技术
随着层数的增加，通过钻孔形成存储单元就会变得困难。这导致电阻增加，电流减少，难以保证性能和可靠性。为此，这就需要尽可能降低单元间层的高度，但这会增加单元间的干扰和缺陷率。电池层间高度降低技术不仅大幅降低了176层的电池层间高度，而且通过相关工艺和设计技术确保了具有竞争力的性能/可靠性。
层变定时控制技术
增加层数和降低层高往往会导致通道孔扭曲和单元散射恶化，从而降低每一层的性能和可靠性。该技术根据每层的特性调整施加电压的数量和时间，以保持均匀的电池特性，提高了性能和可靠性。
超精密定位技术
由于随着层数的增加，不可能一次钻出用于单元形成的孔，所以使用两次钻出孔的双堆叠工艺。双堆叠技术的核心是使堆叠误差最小化。如果堆栈没有正确对齐，将导致堆栈之间的电流流动不顺畅，并发生恶化，降低成品率、性能和可靠性。SK海力士自2017年推出72层的产品以来，就一直在使用双堆叠技术，对176层产品进行了改进，并基于自身的专业知识，实时自动校正孔的位置和尺寸。
存储厂商们各自努力，176层顶峰见实力
在全球NAND市场份额中，虽然美光排在第七位，但是在堆叠能力方面，美光却毫不逊色。美光是第一家发布176层3D NAND的存储厂商，其第五代3D NAND闪存是176层构造，这也是自美光与英特尔的存储器合作解散以来推出的第二代产品。2020年11月9日，美光宣布将批量发售世界上第一个176层3D NAND。
据美光官网介绍，该176层NAND采用了独特的技术，替换门架构将电荷陷阱与CMOS阵列下（CuA）设计相结合，与同类最佳竞争产品相比，其die尺寸减小了约30％。
三星电子作为全球NAND领导者，占有33.8％的市场份额，如果三星想在很长一段时间内保持这一头把交椅，就必须始终走在前面。三星电子计划在2021年上半年大规模生产具有170层或更多层的第七代V-NAND闪存，并将使用字符串堆叠方法，结合两个88L模具，新芯片还将采用“双栈”技术。行业观察家表示，由于三星电子改变了其堆叠方法，该产品的发布已被推迟。
铠侠也没闲着，值得一提的是，NAND闪存由东芝于1987年首次提出的。今年10月，铠侠表示，铠侠将在日本中部三重县的四日市工厂内建立一个新的1万亿日元（95亿美元）工厂，以提高其尖端NAND闪存的产量，因为他们的目标是满足5G增长推动的不断增长的需求网络。这项投资将与美国合作伙伴Western Digital进行。该工厂将从明年春季开始分两个阶段进行建设。这家占地40，000平方米的工厂将是铠侠最大的工厂。
英特尔也谈到了他们的3D NAND技术。早在2019年9月于韩国首尔举行的英特尔存储日上，英特尔宣布他们将跳过业界大多数人正在开发的128层NAND闪存节点，并将直接跳到144层。
西部数据于今年1月份宣布，它已经成功开发了其第五代3D NAND技术BiCS5，BiCS5设计使用112层，而BiCS4使用96层。
长江存储进步非凡，他们坚持创新发展，走差异化的路线，于2018年7月正式推出自家的独门绝技Xtacking®架构。传统3D NAND架构中，外围电路约占芯片面积的20~30%，降低了芯片的存储密度。随着3D NAND技术堆叠到128层甚至更高，外围电路可能会占到芯片整体面积的50%以上。Xtacking®技术将外围电路置于存储单元之上，从而实现比传统3D NAND更高的存储密度。2020年4月，长江存储抢先推出了128层QLC 3D NAND闪存芯片X2-6070。目前长江存储的技术已经处于全球一流的水准，下一步就是解决产能的问题。
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