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nand芯片的封装终于快来了！三星量产第8代V-NAND闪存：传输速度提升一倍

发布时间 : 2025-05-01

作者 : 小编

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终于快来了！三星量产第8代V-NAND闪存：传输速度提升一倍

从本月开始，各家厂商将会陆续发布PCIe 5.0 SSD固态盘，同时带来更多新技术和优惠。近日，三星官方宣布开始量产236层3D NAND闪存芯片，并将其命名为第8代V-NAND。

（图片来源：三星电子官方网站）

据小雷了解，新一代存储芯片能够达到2400MTps的传输速度，相比上一代提升了1.2倍，可以制造传输速度超过12GBps的消费级SSD。据介绍，第8代V-NAND可以提供1Tb（128GB）的方案，三星电子没有公布IC的实际密度，不过他们称其是业界最高的比特密度。

（图片来源：三星电子中国官方网站）

目前三星官方还未发布实际的产品，不过距离新品发布已经不远了。值得一提的是，虽然存储容量变得更大，但是第8代V-NAND的厚度依旧控制在合理水平，封装512GB容量也不会超过0.8mm。

与目前同容量的闪存芯片相比，第8代V-NAND的单晶生产率提高了20%，能够满足PCIe 4.0甚至是PCIe 5.0的性能要求。单晶生产率的提升意味着生产成本进一步降低，后续大家或许可以买到相同容量下更便宜的固态硬盘。

（图片来源：三星电子中国官方网站）

事实上，不只有三星一家，像东芝、西数、SK海力士等厂商都在大力研发3D NAND技术，以此来拉开与竞争者的差距，从而占据大部分市场份额。就目前而言，三星的3D NAND技术已经完成了全面领先，希望后续其他厂商能够加把劲，争取早日追上三星。

对想购买固态硬盘的用户来说，完全可以等等看，毕竟做等等党“永远不亏”，预计后面还会有更多新品上市。可以预见的是，存储厂商的“内卷”才刚刚开始，未来还会有更多容量大且便宜的固态硬盘。

（封面图来源：三星电子中国官方网站）

NAND闪存芯片封装技术综述

曹持论

（安靠封装测试（上海）有限公司，上海 200131）

摘要：

阐述存储器的发展与分类，NAND闪存芯片封装技术和封装的技术发展趋势，叠层芯片封装工艺包括先切后磨（DBG）工艺、芯片粘接技术、金线键合工艺。

0 引言

NAND闪存芯片封装是非常重要的一环，它直接影响着器件和集成电路的电、热和机械等性能，影响着最终电子产品的大小、重量、应用方便性、寿命、性能和成本。

1 NAND闪存芯片封装技术

多种多样的封装形式为满足电子元器件的功能，芯片保护，尺寸，性能及成本等要求。如果以载板种类来区分，可以分为引线框架类封装，层压板类封装以及晶圆级封装。NAND芯片的应用主要为存储，可以是用于计算机和服务器的固态硬盘，也可以是手机上的嵌入式多媒体卡（eMMC）和通用闪存（UFS），也可能是快闪存储卡（Micro SD）和优盘（USB卡）等。首先存储器最重要的性能就是存储密度，人们希望在有限的晶圆面积上有更大的存储容量，在封装上的就是采用芯片堆叠的方法来提升元器件的存储容量。叠层芯片封装虽然也有多种封装形式，但本质上是垂直多芯片封装。叠层芯片封装的一个好处是它可以在有限的封装体空间里增加系统的容量。NAND芯片的输入输出口的数量并不多，采用金线键合的方式有较强的经济性。

2 叠层芯片封装工艺

2.1 工艺流程

图1是典型的半导体封装的工艺流程，包括球阵列类产品和引线框架类产品。在塑封之前的工序在万级净化间作业，可以称为前道工序。在塑封之后的工序在十万级净化间作业，可以称为后道工序。不同的元器件，根据尺寸，性能，散热以及可靠性的要求，可能采用不同的封装形式，具体的工艺以及材料也会有不同的选择。拿NAND闪存封装来说，往往有多芯片堆叠的要求，可能会有如下一些工艺特点。

2.2 先切后磨（DBG）工艺

NAND闪存封装的特点就是多层芯片的叠层，为了能够放更多层的芯片，芯片的厚度就要足够的薄，传统的先磨后切的工艺在搬运过程中发生的晶片破损及切割加工时产生的背面崩裂现象，日本迪斯科（DISCO）公司开发了DBG工艺。

采用半切割用切割机对晶片表面的切割道实施开槽加工。在通常的切割加工中，会切割到晶片背面，直至完全切断。但是，在实施DBG工艺时，只切割到所要求的芯片厚度尺寸为止。完成半切割加工作业之后，先在晶片表面粘贴保护胶膜，再使用研削机进行背面研削加工。当研削到事先切入的切割槽时，晶片会被分割成一个个芯片，然后将完成分割作业的晶片通过联机系统搬运到框架粘贴机上，先实施位置校准作业，再粘贴到框架上的二合一胶膜上，然后剥离晶片的表面保护胶膜。最后，用激光或崩裂的办法把芯片粘接膜分开。

通过运用DBG工艺，可最大限度地抑制分割芯片时产生的背面崩裂及晶片破损，从而能够顺利地从大尺寸的晶片上切割出芯片。由于大幅度地减少了晶片的背面崩裂现象，所以能够在维持高抗折强度的同时，对晶片实施超薄加工，从而能够生产出高强度的芯片。另外，由于通过研削机的研削加工对芯片实施分离作业，所以可有效地避免薄型晶片在搬运过程中的破损风险。

2.3 芯片粘接技术

传统打线产品封装使用粘接胶实现芯片和芯片或者芯片和基板之间的粘接，对于NAND叠层芯片封装，芯片的厚度很薄，粘接胶很容易有爬胶的问题，焊接垫如被粘接胶污染，就会影响打线的良率。材料供应商开发了芯片黏接膜从而取代粘接胶，粘接膜有厚度一致性高，无爬胶，工艺稳定高等特点。值得一提的是，有些粘接膜可以让金线直接穿过，还有些粘接膜可以把整个芯片和金线完全覆盖住，从而在上面叠加芯片，以实现高度和设计灵活性的优化。

2.4 金线键合工艺

（1）单芯片打线是由芯片连接到引脚、线弧的最高点靠近芯片，较多采用正打键合，工艺相对简单，效率更高。对于叠层芯片来说，往往有悬垂臂的情况，即金线的上方有芯片的设计时，显然芯片与芯片之间的间隙很小，对线弧的高度就不能太高，弧高的控制就是叠层芯片打线工艺需要注意的地方。普通正打工艺金线焊线工艺的热影响区域位于球形焊点之上, 如果弧高过低, 线弧容易在球形键合的颈部断裂, 造成金线拉脱强度过低, 甚至导致封装可靠性大大降低。所以叠层封装可以采用反打工艺，引线需要改成从引脚引出连接到芯片、引弧最高点靠近引脚，或采用折叠正打工艺（Folded Forward Bond，FFL），加强颈部的强度。

（2）多芯片堆叠的设计，常规的打线方法需要从每一层的芯片焊盘引到基板的引脚上，但是其缺点也是很明显的，一是金线的用量比较大，二是由于引脚的强度及引脚长度有限，可能导致打线工艺性能降低或者没有足够空间打线的问题。一般采用瀑布式金线键合设计，如图2所示，以减少金线用量。通常采用投射针脚焊（Stand-off Stitch Bond，SSB）的方式，先在第一个芯片处焊点的焊球上再做个焊球，然后在第二个芯片的焊点进行球焊然后拉线至第一芯片的焊球上进行针脚焊，这样依次完成所有层的焊接，如图3所示。

3 NAND芯片封装的技术发展趋势

自二维（2D）NAND 晶圆制造工艺步入瓶颈之后，三维（3D）NAND的出现极大地推动闪存的发展。尽管每家的技术发展路线图各有不同，为提升存储密度，趋势是相同的，就是存储单元堆叠层数不断提升。主流量产的NAND芯片已经是64层，96层，144层等，未来可能出现超过200层的NAND芯片。随着3D NAND芯片技术的发展以及系统功能的增加，封装结构设计越来越复杂，带来了一些封装的技术挑战。移动设备的轻薄，推动封装形式的轻薄化。未来会采用更薄的基板和更小的锡球，成本的压力会追求更简化的生产工艺和低成本的材料。汽车行业的应用要求有高可靠性的封装形式。

存储的要求是更大的存储容量。封装设计可能变得复杂，为了在指定的封装尺寸下增加存

储的容量，设计上有了更多的芯片上下堆叠或更多的并排放置的芯片堆。我们需要把芯片的厚度减薄到足够的薄，对于封装良率的管控带来了很大的挑战。存储器功能和性能的要求，需要把倒装芯片，打线芯片，预封装芯片和被动元器件等放在一个封装体内，实现存储器的系统级封装。封装设计变得更加复杂，封装设计偏向定制化而非通用化，产品开发周期可能会增加，产品可靠性性能可能会降低。器件之间的电磁干扰驱使越来越多的元器件有屏蔽的要求，需要封装提供解决方案以带来更好的性能。（1）芯片的厚度是否会继续减薄，叠层的层数是否会继续增加，在3D NAND的结构中，存储容量会随着三维叠层中堆叠层数的增加而变大，芯片电路层的厚度不断增加，足够厚的硅衬底可以阻挡外界的离子通过衬底进入芯片电路层，从而易导致功能失效及可靠性问题。（2）硅通孔（TSV）目前主要用于摄像图片传感器（CIS），微机电系统（MEMS），2.5维封装（2.5D）和高带宽内存（HBM）上，NAND是否会从金线键合方式转向TSV方式，NAND的应用就是数据的存储，对数据传输速度的要求并没有动态随机存储器（DRAM）那么高。

4 结语

安靠中国是能够提供半导体后道完整交钥匙方案的供应商，包括晶圆凸块（Wafer bumping）, 封装，测试和可靠性测试。

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